參數(shù)資料
型號(hào): MT90520
廠商: Zarlink Semiconductor Inc.
英文描述: 8-Port Primary Rate Circuit Emulation AAL1 SAR
中文描述: 8端口基本速率電路仿真AAL1特區(qū)
文件頁數(shù): 121/180頁
文件大?。?/td> 1736K
代理商: MT90520
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MT90520
Data Sheet
121
Zarlink Semiconductor Inc.
Address: 1038 (Hex)
Label: DTCON
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
DTSIZE
1:0
R/W
Data TX_SAR Cell Buffer Size.
This field indicates the number of non-CBR data cells which can be held in the Data
TX_SAR’s Cell Buffer:
“00” = 16 cells
“01” = 32 cells
“10” = 64 cells
“11” = 128 cells.
DTBASE
9:2
R/W
Data TX_SAR Cell Buffer Base Address.
These bits represent address bits<19:12> of the base address (in
words
) of the cell buffer
in external memory.
Reserved
15:10
R/O
Always reads “0000_00”.
Table 34 - Data TX_SAR Configuration Register
Address: 103A (Hex)
Label: DTWPR
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
DTWP
7:0
R/W
Data TX_SAR Write Pointer.
Indicates the cell structure number to which the CPU is currently writing (the cell is not yet
valid).
Reserved
15:8
R/O
Always reads “0000_0000”.
Table 35 - Data TX_SAR Write Pointer Register
Address: 103C (Hex)
Label: DTRPR
Reset Value: 0000 (Hex)
Label
Bit
Position
Type
Description
DTRP
6:0
R/O
Data TX_SAR Read Pointer.
Indicates the cell structure number from which the Data TX_SAR is currently reading. This
pointer is cleared when the TDSENB bit in the Data TX_SAR Control Register at 103Eh is
cleared.
Reserved
15:7
R/O
Always reads “0000_0000_0”.
Table 36 - Data TX_SAR Read Pointer Register
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PDF描述
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