- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382552 > ST72321BM (意法半導體) 80-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE(具有ICP,IAP,Nested Interrupt,TLI,ROP的8位MCU) PDF資料下載
參數(shù)資料
| 型號： | ST72321BM |
| 廠商： | 意法半導體 |
| 英文描述： | 80-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE(具有ICP,IAP,Nested Interrupt,TLI,ROP的8位MCU) |
| 中文描述： | 80引腳8位微控制器32至60,000閃存/ ROM，ADC的，5個定時器，SPI和SCI的I2C接口（具有比較方案，國際檢察官聯(lián)合會，嵌套中斷，中華語文研習所，人事登記的8位微控制器） |
| 文件頁數(shù)： | 155/178頁 |
| 文件大小： | 3121K |
| 代理商： | ST72321BM |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁當前第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ST72F321M, ST72321BM
155/178
11.9 CONTROL PIN CHARACTERISTICS
11.9.1 Asynchronous RESET Pin
Subject to general operating conditions for V
DD
, f
CPU
, and T
A
unless otherwise specified.
Notes:
1. Data based on characterization results, not tested in production.
2.
Hysteresis voltage between Schmitt trigger switching levels.
3. The I
current sunk must always respect the absolute maximum rating specified in
Section 11.2.2
and the sum of I
IO
(I/O ports and control pins) must not exceed I
VSS
.
4. To guarantee the reset of the device, a minimum pulse has to be applied to the RESET pin. All short pulses applied on
the RESET pin with a duration below t
h(RSTL)in
can be ignored.
5. The reset network (the resistor and two capacitors) protects the device against parasitic resets, especially in noisy en-
vironments.
6. Data guaranteed by design, not tested in production.
Symbol
V
IL
V
IH
V
hys
V
OL
I
IO
R
ON
Parameter
Conditions
Min
Typ
Max
Unit
Input low level voltage
1)
Input high level voltage
1)
Schmitt trigger voltage hysteresis
2)
Output low level voltage
3)
Input current on RESET pin
Weak pull-up equivalent resistor
0.16xV
DD
V
0.85xV
DD
2.5
0.2
2
30
V
V
DD
=5V
I
IO
=+2mA
0.5
mA
k
20
120
t
w(RSTL)out
Generated reset pulse duration
Stretch applied on
external pulse
Internal reset sources
0
42
6)
μ
s
20
2.5
30
42
6)
μ
s
μ
s
ns
t
h(RSTL)in
t
g(RSTL)in
External reset pulse hold time
4)
Filtered glitch duration
5)
200
相關PDF資料 |
PDF描述 |
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