參數(shù)資料
型號： MT9072
廠商： Zarlink Semiconductor Inc.
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 79/275頁
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代理商： MT9072
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MT9072
Data Sheet
79
Zarlink Semiconductor Inc.
10.1.4 Signaling Multiframe Boundary (RxMF, TxMF Pins)
Dedicated multiframe boundary pins are included which provide the user the option of setting the multiframe
boundaries and identifying the multiframe boundaries with an external device. Refer to the RxMF and TxMF pin
descriptions.
10.1.5 Control Pins
10.1.5.1 Reset Operation (RESET Pin, RST Bit and RSTC Bit)
The MT9072 can be reset using the hardware RESET pin or the software reset bits: RST (register address YF1)
and RSTC (address 900). The RST bit resets a particular framer and the RSTC bit is a global software reset bit.
On initial power up, a hard reset must be done using the RESET pin. A valid reset condition requires both of these
inputs to be held low for a minimum of 100 ns. These inputs should be set to zero during initial power up, then set to
one.
After initial power up, the MT9072 can be reset using the hardware RESET pin or the software reset bit RSTC
(register address 900). When the device emerges from its reset state, it will begin to function in T1 mode and the
control registers will be initialized as described in Table 36. Clearing the T1E0 bit in register 900 to place the
MT9072 in E1 mode will cause another internal reset and the control registers will be initialized to their E1 defaults
as described in Table 37. In addition, individual framers may be reset with the software reset bit RST. Using the
RST will reset the individual framer to its default E1 or T1 setting. RST will not affect the common control register
(9xx). All reset operations take 1 full frame (125 us) to complete. Refer to the RESET pin description, RSTC and
RST bit descriptions for additional details.
Register
Address
Register
Description
Y00
Framing Mode Select
Setting the IMA bit will cause the framer to enter IMA mode.
Y06
HDLC & Datalink Control
E1.5CK bit must be set to provide a 1.544 MHz clock on
RXDLC.
Table 35 - Registers Related to IMA Mode
Function
Status
Control Bits Reset Value
Register
Address
Framing Mode
Mode D4,Reframe criteria is set for 2
bits errors in 4 bits,Fs bit is not
included in the synchronization
criteria, S-bit not included in CRC
calculation. The elastic stores are not
bypassed.
RELBY,TELBY,TRANSP,T1DM,ESF,SLC
96,CXC,RS10,FSI,ReFR,MFReFR,JTS,T
XSYNC =0
Y00
Line Coding and
Interface
The T1 interfaces are set to NRZ,
Bipolar,and Rising edge of clocks for
output and falling for input line
clocks.TxB8ZS and RxB8ZS and
Transmit PDV enforcer is turned off.
RZCS1:0,TZCS2:0TPDV,TXB8ZS,RXB8
ZS,ADSEQ,RZNRZ,UNIBI,CLKE = 0
Y01
Transmit Alarms All sending alarms are deactivated.
TESFYEL,TXSECY,TD4YEL,TAIS,
#,T1DMY,D4SECY,SO = 14
Y02
Table 36 - Reset Status (T1)
相關PDF資料
PDF描述
MT9072AB Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT9072AV Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT90820 Large Digital Switch
MT90820AL Large Digital Switch
MT90820AL1 Large Digital Switch
相關代理商/技術參數(shù)
參數(shù)描述
MT9072AB 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer
MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays
MT9072AV2 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays
MT90732 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90732AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
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