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參數(shù)資料
| 型號(hào)： | MT9072 |
| 廠商： | Zarlink Semiconductor Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 61/275頁 |
| 文件大?。?/td> | 3738K |
| 代理商： | MT9072 |
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MT9072
Data Sheet
61
Zarlink Semiconductor Inc.
For the National Bit Buffer transmit registers DL access to be enabled the SA4SS to SA8SS(register Y08) are set to
00.
Similarly, the DL data received on the PCM30 link is output to the National Bit Buffer receive data registers (register
address YC0-YC4), corresponding to bit positions as shown in Table 18. However, the National Bit Buffer receive
data registers are always enabled, regardless of the above control bit settings(SA4SS to SA8SS). Received DL
Data should be read from the National Bit Buffer receive data registers immediately following the CALN status
indication (during basic frame 0) and before the start of basic frame 1.
In order to facilitate conformance to ETS 300 233, three maskable interrupts are available for change of state of Sa
bits in the receive National Bit Buffer. These include Eight Consecutive Sa6 Nibbles (Sa6N8), Sa6 Nibble Change
(Sa6N) and Sa Nibble Change (SaN). See the detailed descriptions for these status bits provided in the CAS,
National, CRC-4 Local and Timer Interrupt Status Register (address Y36).
7.2.3 E1 Data Link (DL) ST-BUS Access
When the ST-BUS Data Link (DL) access is enabled, the setting of the 8 ST-BUS DSTi data bits determine the Data
Link (DL) output on the PCM30 link corresponding to bit positions one to three and Sa4-8 over each Non-Frame
Alignment Signal (NFAS) frame. Data for DL transmission should be written to DSTi immediately following the
NFAS frame (during FAS frames) and before the start of the next NFAS frame.
The ST-BUS Data Link (DL) access is enabled if the Sa Source Select Bits (Sa4SS-SA8SS) are set to ’10’ in
register Y08. ST-BUS DSTi timeslot 0 bits will be transmitted as NFAS bits on the PCM30 link, as shown in Table 19
(bit positions one to eight of timeslot zero, of odd CRC-4 frames 1, 3, 5, 7, 9, 11, 13, 15).
The DL data received on the PCM30 link is always output to ST-BUS DSTo timeslot 0 during NFAS frames,
regardless of the settings of SA4SS to SA8SS.
Addressable Bytes
NFAS Frames of a CRC-4 Multiframe
Transmit
Address
Receive
Address
F1
B7
F3
B6
F5
B5
F7
B4
F9
B3
F11
B2
F13
B1
F15
B0
TN0
YB0
RN0
YC0
S
a4
S
a4
S
a4
S
a4
S
a4
S
a4
S
a4
S
a4
TN1
YB1
RN1
YC1
S
a5
S
a5
S
a5
S
a5
S
a5
S
a5
S
a5
S
a5
TN2
YB2
RN2
YC2
S
a6
S
a6
S
a6
S
a6
S
a6
S
a6
S
a6
S
a6
TN3
YB3
RN3
YC3
S
a7
S
a7
S
a7
S
a7
S
a7
S
a7
S
a7
S
a7
TN4
YB4
RN4
YC4
S
a8
S
a8
S
a8
S
a8
S
a8
S
a8
S
a8
S
a8
Table 18 - MT9072 National Bit Buffers (E1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90820 | Large Digital Switch |
| MT90820AL | Large Digital Switch |
| MT90820AL1 | Large Digital Switch |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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