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參數(shù)資料
| 型號： | MT90503 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | 2048VC AAL1 SAR |
| 中文描述： | 2048VC AAL1特區(qū) |
| 文件頁數(shù)： | 102/233頁 |
| 文件大?。?/td> | 1341K |
| 代理商： | MT90503 |
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MT90503
Data Sheet
102
Zarlink Semiconductor Inc.
The data memory can be up to 4 MB in size. This allows 2048 TDM channels to each have a maximum-size circular
buffer: 2048 TDM channels * 2048 bytes/channel = 4 MB. A parity bit, necessary to detect underruns on incoming
TDM data, can be disabled, allowing non-parity memory to be used. The parity bit, when enabled, is also used for
error detection.
The data memory can be distributed between one and four banks. 16 to 19 address bits are required to access the
128 KB to 1 MB banks of data memory.
5.3.2 Control Memory
The control memory contains
TX control structures: one per VC, minimum of 12 words each, maximum of 48 KB total
RX control structures: one per VC, minimum of 14 words each, maximum of 56 KB total
Transmit event schedulers: up to fifteen, typical sizes are 6 to 150 KB per enabled scheduler
Look-up table: three LUTs, each with one entry per known VC, 4 or 8 bytes per entry
Data cell FIFO: two FIFOs, each programmable in length from 4 to 16384 cells, 32 words per cell
CAS change buffers: 1 to 32768 words in size
Silent tone buffers: 1 to 32768 words in size
Clock recovery point buffers: 9216 words in size
Error message buffer: programmable length of 0 to 65536 error report structures, 4 words per structure.
The control memory can be up to 1 MB in size. A parity bit is used for error detection. The control memory can be
distributed in either one or two banks. As with the data memory, 16 to 19 address bits are employed; when 19
address bits are used, only one memory bank can be supported.
5.3.3 Data Memory Controller
There are five agents which interact with the data memory controller: TX_SAR, RX_SAR, TDM transmit, TDM
receive, and CPU (through the CPU interface). Of these five agents, all but the CPU send their accesses to their
internal cache, one for each agent, from which the data is written into the data memory when the data memory bus
is available. The internal caches are capable of buffering up to 128 words each.
The CPU has the highest priority on the write accesses and writes whenever it is flagged to do so. The priority
arbitration used for accesses to the CPU is described in more detail the CPU module section (See 4.1 on page 34).
The memory controller generates the CRC-32 needed for each AAL5-VTOA cell.
Agent
Access types
TX_SAR
Reads
RX_SAR
Writes
TDM transmit
Writes
TDM receive
Reads
CPU
Reads and writes
Table 35 - Types of Data Memory accesses for each agent
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90503AG | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90503AG | 制造商:Microsemi Corporation 功能描述: |
| MT90520 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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