參數(shù)資料
型號(hào)： MT9072AB
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP208
封裝： 28 X 28 MM, 1.40 MM HEIGHT, MS-026BJB, LQFP-208
文件頁(yè)數(shù)： 25/275頁(yè)
文件大小： 3738K
代理商： MT9072AB
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MT9072
Data Sheet
25
Zarlink Semiconductor Inc.
6
26
46
66
86
106
126
146
D4
J2
N4
P6
P12
P14
K16
E14
TPOS[0]
TPOS[1]
TPOS[2]
TPOS[3]
TPOS[4]
TPOS[5]
TPOS[6]
TPOS[7]
O
Transmit Positive.
This pin is an output for the transmit side of the
framer; it typically interfaces to an LIU. If used by itself it can provide
single rail NRZ (Non Return to Zero) data. If TPOS is used in
conjunction with TNEG it can provide dual rail NRZ data or dual rail RZ
(Return to Zero) data. The clock at the TXCL pin is used to clock data
out of the TPOS pin. Pins TPOS[0-7] are used for Framers[0-7]
respectively.
In T1 mode, line codes are selected with control bits: TZCS2-0, TPDV,
TXB8ZS, RZNRZ and UNIBI (Address Y01). T1 mode is selected if the
T1E0 bit (Address 900) is 1.
In E1 mode, line codes are selected with control bits: COD0-1 and
THDB3 (Address Y02). E1 mode is selected if the T1E0 bit (Address
900) is 0.
7
27
47
67
87
107
127
147
E1
J3
P1
P7
R9
P15
J13
E15
TNEG[0]
TNEG[1]
TNEG[2]
TNEG[3]
TNEG[4]
TNEG[5]
TNEG[6]
TNEG[7]
O
Transmit Negative.
This pin is an output for the transmit side of the
framer; it typically interfaces to an LIU. TNEG is used in conjunction
with TPOS to provide dual rail NRZ (Non Return to Zero) data or dual
rail RZ (Return to Zero) data. The clock at the TXCL pin is used to
clock data out of the TNEG pin. Pins TNEG[0-7] are used for
Framers[0-7] respectively.
In T1 mode, line codes are selected with control bits: TZCS2-0, TPDV,
TXB8ZS, RZNRZ and UNIBI (Address Y01). T1 mode is selected if the
T1E0 bit (Address 900) is 1.
In E1 mode, line codes are selected with control bits: COD0-1 and
THDB3 (Address Y02). E1 mode is selected if the T1E0 bit (Address
900) is 0.
8
28
48
68
88
108
132
148
E2
J4
P2
P8
R10
P16
J14
E16
TXCL[0]
TXCL[1]
TXCL[2]
TXCL[3]
TXCL[4]
TXCL[5]
TXCL[6]
TXCL[7]
IO
1.544/2.048 MHz Transmit Clock.
This pin accepts/outputs a clock
that is used to clock data out of the transmit side of the framer on pins
TPOS and TNEG. If TPOS/TNEG are configured for RZ output then
the rising edge of the clock is used to clock TPOS/TNEG data. If
TPOS/TNEG are configured for NRZ output then either a rising or
falling TxCL edge can be selected to clock TPOS/TNEG data. Pins
TxCL[0-7] are used for Framers[0-7] respectively.
In T1 mode this pin is an input. The 1.544 MHz transmit clock is
typically provided by an external PLL (Phase Lock Loop) or LIU. An
active rising or falling edge is selected with the CLKE bit (Address
Y01). See Figure 52.
In E1 mode this pin is an output. The 2.048 MHz transmit clock is
synchronous with the 4.096 MHz ST-BUS clock input to pin CKi. An
active rising or falling edge is selected with the T2OP bit (Address
Y02). See Figure 71.
Pin Description (continued)
Pin #
Name
Type
Description (see Notes 1 to 7)
LQFP
LBGA
相關(guān)PDF資料
PDF描述
MT9072AV Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
MT90820 Large Digital Switch
MT90820AL Large Digital Switch
MT90820AL1 Large Digital Switch
MT90823AL1 3V Large Digital Switch
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays
MT9072AV2 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays
MT90732 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90732AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90733 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS DS3 Framer (DS3F)
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