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參數(shù)資料
| 型號： | ST72F321BJ6TARE |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, LQFP-44 |
| 文件頁數(shù)： | 116/247頁 |
| 文件大小： | 4195K |
| 代理商： | ST72F321BJ6TARE |
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Electrical characteristics
ST72321Bxxx-Auto
202/223
Note:
To reduce disturbance to the RC oscillator, it is recommended to place decoupling
19.5.5
PLL characteristics
The user must take the PLL jitter into account in the application (for example, in serial
communication or sampling of high frequency signals). The PLL jitter is a periodic effect,
which is integrated over several CPU cycles. Therefore, the longer the period of the
application signal, the less it is impacted by the PLL jitter.
Figure 78 shows the PLL jitter integrated on application signals in the range 125 kHz to
4 MHz. At frequencies of less than 125 kHz, the jitter is negligible.
Figure 78.
Integrated PLL jitter versus signal frequency(1)
1.
Measurement conditions: fCPU = 8 MHz
19.6
Memory characteristics
19.6.1
RAM and hardware registers
Table 118.
PLL characteristics
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
fOSC
PLL input frequency range
2
4
MHz
f
CPU/fCPU
Instantaneous PLL jitter(1)
1.
Data characterized but not tested
fOSC = 4 MHz
0.7
2
%
0
0.2
0.4
0.6
0.8
1
1.2
4 MHz
2 MHz
1 MHz 500 kHz 250 kHz 125 kHz
Application Frequency
+/-Jitter (%)
FLASH typ
ROM max
ROM typ
Table 119.
RAM supply voltage
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VRM
Data retention mode(1)
1.
Minimum VDD supply voltage without losing data stored in RAM (in Halt mode or under RESET) or in
hardware registers (only in Halt mode). Not tested in production.
Halt mode (or RESET)
1.6
V
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。