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參數(shù)資料
| 型號： | ST72F321AR6T6 |
| 廠商： | 意法半導體 |
| 英文描述： | 64/44-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE |
| 中文描述： | 64/44-PIN 8位微控制器32點，至60,000閃存/ ROM，ADC的，5個定時器，SPI和SCI的I2C接口 |
| 文件頁數(shù)： | 37/189頁 |
| 文件大小： | 3090K |
| 代理商： | ST72F321AR6T6 |
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ST72321
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INTERRUPTS
(Cont’d)
Table 7. Interrupt Mapping
Notes:
1. Exit from HALT possible when SPI is in slave mode.
2. Exit from HALT possible when PWM ART is in external clock mode.
3. Only a RESET or MCC/RTC interrupt can be used to wake-up from Active Halt mode.
7.6 EXTERNAL INTERRUPTS
7.6.1 I/O Port Interrupt Sensitivity
The external interrupt sensitivity is controlled by
the IPA, IPB and ISxx bits of the EICR register
(
Figure 23
). This control allows to have up to 4 fully
independent external interrupt source sensitivities.
Each external interrupt source can be generated
on four (or five) different events on the pin:
■
Falling edge
■
Rising edge
■
Falling and rising edge
■
Falling edge and low level
■
Rising edge and high level (only for ei0 and ei2)
To guarantee correct functionality, the sensitivity
bits in the EICR register can be modified only
when the I1 and I0 bits of the CC register are both
set to 1 (level 3). This means that interrupts must
be disabled before changing sensitivity.
The pending interrupts are cleared by writing a dif-
ferent value in the ISx[1:0], IPA or IPB bits of the
EICR.
N°
Source
Block
Description
Register
Label
Priority
Order
Exit
from
HALT
3)
Address
Vector
RESET
TRAP
TLI
MCC/RTC
CSS
ei0
ei1
ei2
ei3
Reset
Software interrupt
External top level interrupt
Main clock controller time base interrupt
Safe oscillator activation interrupt
External interrupt port A3..0
External interrupt port F2..0
External interrupt port B3..0
External interrupt port B7..4
Not used
SPI peripheral interrupts
TIMER A peripheral interrupts
TIMER B peripheral interrupts
SCI Peripheral interrupts
Auxiliary Voltage detector interrupt
I2C Peripheral interrupts
PWM ART interrupt
N/A
yes
no
yes
FFFEh-FFFFh
FFFCh-FFFDh
FFFAh-FFFBh
0
EICR
MCCSR
SICSR
1
Higher
Priority
yes
FFF8h-FFF9h
2
3
4
5
6
7
8
9
10
11
12
13
N/A
yes
yes
yes
yes
FFF6h-FFF7h
FFF4h-FFF5h
FFF2h-FFF3h
FFF0h-FFF1h
FFEEh-FFEFh
FFECh-FFEDh
FFEAh-FFEBh
FFE8h-FFE9h
FFE6h-FFE7h
FFE4h-FFE5h
FFE2h-FFE3h
FFE0h-FFE1h
SPI
SPICSR
TASR
TBSR
SCISR
SICSR
(see periph)
ARTCSR
yes
1
no
no
no
no
no
yes
2
TIMER A
TIMER B
SCI
AVD
I2C
PWM ART
Lower
Priority
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