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參數(shù)資料
| 型號： | EP1S80F1020C6 |
| 廠商： | Altera |
| 文件頁數(shù)： | 610/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 80K LE 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 7904 |
| 邏輯元件/單元數(shù)： | 79040 |
| RAM 位總計(jì)： | 7427520 |
| 輸入/輸出數(shù)： | 773 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 其它名稱： | 544-1439 EP1S80F1020C6-ND |
8–4
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
10-Gigabit Ethernet
Figure 8–2. 10-Gigabit Ethernet Block Diagram
Notes to Figure 8–2:
(1)
The reconciliation sublayer (RS) interfaces the serial MAC data stream and the parallel data of XGMII.
(2)
The XGMII extender sublayer (XGXS) extends the distance of XGMII when used with XUAI and provides the data
conversion between XGMII and XAUI.
(3)
The WAN interface sublayer (WIS) implements the OC-192 framing and scrambling functions.
PCS
PMA
PCS
PMA
WIS (3)
10GBASE-R
10GBASE-W
XGMII (32 Bits at 156.25 Mbps DDR 1.5-V HSTL)
MAC
RS (1)
XGXS (2)
8b/10b
XAUI (4 Bits at 3.125 Gbps PCML)
XGMII (32 Bits at 156.25 Mbps DDR 1.5-V HSTL)
8b/10b
PHY
MDI
10GBASE-X
64b/66b
8B/10B
XSBI (16 Bits at
622.08 Mbps LVDS)
64b/66b
OC-192 Framing
Interface directly covered in this
application note
Interface indirectly covered in this
application note
Can be implemented in Altera PLDs
XGXS
PCS
MDI
XSBI (16 Bits at
644.5 Mbps LVDS)
PMD
PMA
PMD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EP4SGX360FH29C3N | IC STRATIX IV FPGA 360K 780HBGA |
| FMC15DREH-S13 | CONN EDGECARD 30POS .100 EXTEND |
| ASC44DRYI | CONN EDGECARD 88POS .100 DIP SLD |
| ACC44DRAI | CONN EDGECARD 88POS .100 R/A DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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